全网刷屏的华为“韬定律”，到底是什么意思？
2026年5月，上海
2026年5月，上海。华为发布：
韬（τ）定律。
报道原文，是这么写的：
……近年来，摩尔定律面临物理极限和经济效益双重挑战。……“韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术……预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
……近年来，摩尔定律面临物理极限和经济效益双重挑战。……“韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术……预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
消息一出，全网刷屏。央视报道，专家解读……但热评最高的一句是：感觉很牛，但看不懂。
是啊。
什么是“摩尔定律”？什么是“韬定律”？什么又是“逻辑折叠”？以及，到底行不行？靠它，我们真的能绕过光刻机吗？
关于它“行不行”，我没有答案。因为下这个判断，还需要时间，还需要看接下来的芯片表现如何。
但至少，我们可以先搞清楚，“韬定律”到底是个啥。摩尔定律、时间缩微、逻辑折叠、等效1.4nm，到底是什么意思。
为此，我也做了一些研究，还找到了何庭波的原始论文，放到了参考资料。有兴趣可以翻出来看看。
当然，首先还是做个 为了进行大白话科普，这篇文章的很多地方，都简化到了有点不准的地步。真正的芯片设计，制造，要复杂一万倍。所以，千万别拿着文章，去专家面前显摆。 好。我们开始。 01 摩尔定律：不是科学定律，是“产业共识” 要讲清楚“韬定律”，得先讲清楚“摩尔定律”。 为什么？因为摩尔定律的困境，正是韬定律提出的前提。 在论文开始，何庭波提到： 长达60年的时间里，摩尔定律的几何缩放，一直推动着半导体产业的进步。然而，这一行业契约已不再成立。 长达60年的时间里，摩尔定律的几何缩放，一直推动着半导体产业的进步。然而，这一行业契约已不再成立。 什么是摩尔定律？ 它由英特尔的创始人之一，戈登·摩尔提出：芯片的晶体管数目，约两年便会增加一倍。性能大大提升的同时，价格也会骤降。 但摩尔定律，并不是实验验证的科学定律，而是经验归纳。就像你发现，隔壁孩子每年长高5厘米，所以未来几年，大概也会这么长。 既然是经验归纳，那摩尔定律怎么就推动行业进步了那么多年？ 因为它降低了：内耗成本。 如果没有摩尔定律，就可能会发生这种情况。设计公司说：我觉得明年晶体管密度能涨50%。制造厂会说：别瞎说，我可干不出来。20%吧。设备商说：都不对，我认为是25%。结果，设计出来的芯片，制造厂造不出来。工艺突破了，设计工具和软件生态又没准备好。 但有了摩尔定律，整个行业逐渐有了共同预期：芯片上的晶体管数量，会持续高速增长。 所以，上下游同步投资、同步研发、同步定价。设计公司按摩尔定律规划产品，制造厂按摩尔定律升级工艺。设备商按摩尔定律研发光刻机。因为信息不通产生的内耗，就会大幅减少。 战略的价值，是减少内耗。摩尔定律，就是半导体过去最核心的战略。 而过去几十年，增加晶体管密度的主要办法，就是把晶体管做小。关键工具，就是光刻机。而因为ASML的垄断，叠加出口的管制，中国很难获得最先进的设备，这就是“卡脖子”说法的由来。 但目前，这条路似乎到了“极限”。 比如，物理极限。一个硅原子，大约0.22纳米。很多芯片制程，已经进入1纳米节点。在如此小的物理尺度，电子也不听话了。当它直接“穿”过晶体管栅极，控制开关就越来越难。 比如，经济回报的极限。何庭波也在论文中，给出了具体描述： 纯粹尺寸缩小带来的回报趋于平缓，前沿芯片的设计预算已超过每颗十亿美元，而在最先进制程节点上，每晶体管成本已不再下降。 纯粹尺寸缩小带来的回报趋于平缓，前沿芯片的设计预算已超过每颗十亿美元，而在最先进制程节点上，每晶体管成本已不再下降。 一边，物理微缩的边际收益，急剧减少。一边，AI对算力的需求，急剧攀升。于是，行业逐渐陷入迷茫： 如果晶体管不能再缩小，我们接下来往哪走？ 02 韬定律：不问还能做多小，问还能少等多久 华为说，我有一个答案。具体，就是： 韬（τ）定律。 什么是韬定律？人民日报是这样定义的： “韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。 “韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。 大白话说，就是： 靠“缩短延迟”提升计算性能，而不再只靠“把晶体管做小”。 用户真的在乎晶体管尺寸吗？难说。用户最在意的，是任务完成得快不快。打开App快不快，AI推理快不快，数据中心响应快不快。 过去几十年，行业一直拼命把晶体管做小。但换个角度，晶体管变小，可能不是目的，只是手段。当晶体管变小，开关速度会更快，信号传播距离会更短，数据传输延迟会更低。最后体现的，不是“小”本身，而是整个系统的延迟变低。 真正应该优化的，是计算系统完成任务时，产生的各种延迟。 比如，电路信号传播的延迟。数据从存储单元搬到计算单元的延迟。甚至，多颗芯片通信的延迟。这些延迟，都会变成性能损耗。 所以，华为把分散在各层的延迟，统一抽象成指标：τ，读“韬”。韬理论的核心目标，就是：压缩延迟。 既然优化的目标明确了，那具体该怎么做？ 如果只看电路层，一个核心瓶颈，就是 RC 延迟。 别被这个名字吓到。R是电阻，电阻会阻碍电流，就像水管粗细影响水流快慢。水管越细，水流越慢。电阻越大，电流也越难通过。C是电容，电容会存电，就像水桶的作用是存水。信号传输的延迟，就可以大概理解成，把水桶接满水的等待时间。 所以，当电阻越大、电容越大，延迟也就越大。 那么，如果要在电路层面降低延迟，办法很直接：要么，降低电阻，要么，降低电容。 如何做到这点？论文里提到了一个核心方向，是： 逻辑折叠（Logic Folding）。 03 逻 辑折叠：把芯片从“平房”盖成“楼房” 什么是逻辑折叠？ 想象一座办公楼。如果所有部门只在一层办公，那市场部找产品部，产品部找研发部，每次沟通，都得穿过长长的走廊。 时间，就浪费在路上。 如果换种设计呢？市场部在1楼，产品部在2楼。原本上百米的横向距离，只剩下十几米的楼梯。 逻辑折叠，就是这个思路。 在论文中，何庭波是如此定义的： 逻辑折叠是一种设计方法论，它将数字、模拟和存储电路分布到垂直堆叠的有源层中，按照时间缩放原理共同优化性能、功耗和面积。 逻辑折叠是一种设计方法论，它将数字、模拟和存储电路分布到垂直堆叠的有源层中，按照时间缩放原理共同优化性能、功耗和面积。 大白话说就是：把原本平铺的电路，叠起来。 传统芯片里，大量电路模块摆在同一平面。如果两个模块离得远，信号就得在金属线跑，跑啊跑。 这条路，怎么跑都没有尽头。 前面我们提到，简化到电路层，延迟的核心瓶颈，和电容电阻有关。而导线越长，电阻越大。长距离布线，还会带来更多寄生电容。这就相当于，把水管拉长，还额外挂了小水桶，那把水灌满，就更慢了。 逻辑折叠的核心机制之一，就是缩短信号路径。 电路叠起来，需要通信的模块之间，信号就不用横向跑马拉松，竖向走楼梯就行。这路，就变短了。路一变短，电阻下降。并排布线少了，寄生电容也减少，延迟也就压缩了。 当然，立体堆叠这件事，并不是华为第一个想到的。 过去几年，AMD 的 3D V-Cache、英特尔的 3D 集成方案，都在往这个方向探索。但华为的逻辑折叠，不只是把模块堆得更近，是把原本平铺的电路结构，做成立体布局，从而压缩延迟。 不是在一层平房里，把房间越做越小，而是把平房拆掉，盖一栋楼房。 听起来很有道理。那这套方法，效果如何？何庭波提到： 移动芯片场景，逻辑折叠技术在相同制程节点下，实现晶体管密度提升55%，能效提升41%。 移动芯片场景，逻辑折叠技术在相同制程节点下，实现晶体管密度提升55%，能效提升41%。 嗯。这或许说明，华为的这条路线，已经走出了第一步。但华为的目标，不止于此： 预计到2031年，晶体管密度达到等效1.4nm制程的水平。 预计到2031年，晶体管密度达到等效1.4nm制程的水平。 （图片来自：人民日报） 04 等效1.4nm：不是物理尺寸，是晶体管密度 什么是等效1.4nm？ 先搞清楚前提：现代半导体里的“几纳米”，早就不是晶体管栅极的长度了。因为随着芯片越做越复杂，决定性能的，不只是晶体管大小，还有布线间距、结构设计、封装方式…… “几纳米”，慢慢就从具体尺寸，变成了综合工艺水平的标签。“1.4nm”，就代表了更先进一代工艺的综合水平。 而华为说的“等效1.4nm”，意思就是： 我不一定，非得把晶体管继续做得那么小。但我能通过逻辑折叠等方法减少延迟，让它逼近更先进节点的水平。 就像盖办公楼。 传统路线，是把每间房间越造越小，从而多塞办公室。但韬定律的路线，是办公室大小不变，但把办公楼从一层改成多层。同样是那块地，能用的房间数量，可能比房间更小的单层楼多。 厉害。但是，要做到这一点，并不容易。路上的阻碍，一个接一个。 比如，工具问题。 今天芯片设计行业的很多工具，还是“平房时代”的产物。 所有建筑设计软件，都默认你盖一层楼。现在你突然说，不，我要盖大楼。而且楼里，机房、电梯、管道，全都一起优化。那原来的设计工具，很多就不够用了。 比如，工艺问题。 理论上能叠起来，不等于现实里能稳定量产。 盖平房，施工误差还容易控制。可盖高楼，难度会陡增。更关键的是，楼盖高了，楼梯也占地方。芯片里的垂直互联结构，不光占空间，还会带来额外电阻电容，增加制造复杂度。 如果良率无法保证，成本就高到没法商用。 还有，能耗发热问题。 把晶体管叠起来，单位面积的能耗和发热量，都会猛增。热量散不出去，芯片就会过热降频。论文，还里有一句很有洞察的总结： τ是时间定律，而不是焦耳定律。 τ是时间定律，而不是焦耳定律。 简单说：快，不等于省电。 所以，压缩延迟这事，不能只看快不快，还得看值不值。如果为了追求速度，最后把系统变成一个耗电怪兽，那商业上依然不成立。 总的来说，华为这条路的难点，在于：工程链重塑。 不光设计工具得重做，制造工艺还得跟上，能耗得做平衡，测试标准都可能要重写。 路漫漫，其修远兮。 2031年的目标，还需要华为，一步一步去验证。 最后的话 好了。关于这次华为的韬定律，关于什么是逻辑折叠，时间缩微，我们就讲完了。回到很多人关心的问题： 这个东西，真行吗？靠它，我们真的能绕过光刻机吗？ 答案，还不得而知。因为真正的商业世界，不是“提出概念”就等于胜利。你还需要落地，验证，大面积推广，要看效果到底如何。 散热、良率、软件生态……每个坎，都可能需要海量的资金和工程师。在这些问题解决之前，任何“大获成功”的结论，都为时尚早。所以，面对当下的各种争论，我们大可保持最大的理性与克制。 不过有时候，要改变行业，提出一个别人还没认真回答的问题，的确非常重要。 毕竟，六十年前的摩尔定律，最初也不过是一个人的观察而已。 参考资料： 1、A Time Scaling Theory for Multi-Layer Electronic Systems 4、华为发表韬(τ)定律，实现晶体管密度与系统性能突破 https://www.huawei.com/cn/news/2026/5/ieee-iscas-tau-scaling 观点/ 刘润 主笔/ 景九 编辑 / 歌平 版面 / 黄静